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上升时间不满足芯片要求,可能有什么问题?

2017-5-22 08:55:35 显示全部楼层
forum.mianbaoban.cn             一个小概念:关于上升时间的理解

  任何一个真实的数字信号在由一个逻辑电平状态跳转到另一个逻辑电平状态时(比如信号从低电平跳转到高电平),其中间的过渡时间都不会是无限短。   如果信号电平跳变的过渡时间越短,说明信号边沿越陡。   我们通常使用上升时间(Rising...
                    
   
    @面包板社区微信用户hk提问:
  上升时间不满足芯片要求,如过快或者过慢等不同情况,会分别有哪些方面的问题?
  面包板用户A回答:
  我觉得这得和源,路径,负载的状态相关起来考虑。高速信号必然要求陡峭的信号边沿(实际上我认为数字信号都希望有陡峭的信号上升沿,这样可以快速度过开关的线性区),但是由于负载总有一个开门和关门时间,这个时间基本上由开关器件的输入电容决定,为了快速开关,必须要充放电迅速,而这就和充电路径和源端有关系了,差的电路设计和不正确的阻抗匹配,都会导致开关速度的下降,因此高速数字电路设计是采用分布式电路理论设计的。而长的上升时间和下降时间,会导致器件在线性区逗留的时间变长,在数字信号里面,这段时间对应不确定状态,是希望避免的。
  面包板用户B回答:
  建议查一下建立保持时间的影响。
  面包板用户C回答:
  上升沿过快,辐射会高;
    来源:面包板
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hkhk4747_983830

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hkhk4747_983830 2017-5-22 11:42:10 显示全部楼层
现在芯片,不止是高速信号,也包括电源上电,一些低速信号如I2C等,对上升和下降时间都有要求,且这个要求是在一定范围内(不高于某个值,同时不低于某个值)。对于不能低于某个值,可以立即高低电平过度时间过长会导致芯片内部逻辑异常,对于不能高于某个值,除了过快会存在EMC问题外,是否也有可能过冲大,内部也会出现错误和拴锁的问题。还有,如果信号本身就有偏压,导致不会有10%~90%的上升时间又有什么问题?
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